VLSI CAD 레이아웃: 물리적 칩 설계를 위한 알고리즘

수십억 개의 트랜지스터를 가진 현대 마이크로칩을 설계하는 것은 고도로 정교한 설계 자동화를 통해서만 가능합니다. VLSI CAD 레이아웃 도구를 구동하는 알고리즘을 이해하는 것은 반도체 엔지니어링 및 전자 설계 자동화(EDA) 분야에서 탁월함을 추구하는 모든 사람에게 필수적입니다. 이 텍스트 기반 과정은 논리적 넷리스트를 물리적 실리콘 레이아웃으로 변환하는 데 사용되는 기본 수학, 데이터 구조 및 알고리즘 전략을 안내합니다. 기본 기하학적 표현을 이해하는 것에서부터 복잡한 배선, 배치 및 물리적 검증 문제를 분석하는 것으로 나아갈 것입니다. What you'll learn: - 분할(partitioning)부터 레이아웃 검증까지 VLSI 물리적 설계 흐름의 핵심 단계를 이해합니다. - 분석적(analytical), 발견적(heuristic), 힘 기반(force-directed) 배치 기술을 포함한 배치 알고리즘을 분석합니다. - 전역 배선(global routing), 상세 배선(detailed routing), 그리고 현대적인 machine learning-assisted routing 최적화를 포함한 배선 알고리즘을 적용합니다. - FinFET과 같은 고급 노드 아키텍처에 맞게 조정된 design rule checking (DRC) 및 layout versus schematic (LVS) 개념을 마스터합니다. - 최적의 타이밍 및 전력 성능을 보장하기 위해 레이아웃 기생 요소(parasitics) 및 clock tree synthesis 전략을 평가합니다. 이 과정은 물리적 설계의 기초 개념으로 시작하여, 견고한 용어와 기하학적 표현에 대한 이해를 확립합니다. 그런 다음 현대 EDA 소프트웨어에서 사용되는 배치, 배선 및 검증 알고리즘에 대한 단계별 서면 설명을 통해 진행합니다. 이 과정은 공학 학생, EDA 산업에 진출하는 소프트웨어 개발자, 그리고 매일 사용하는 소프트웨어 도구를 이해하고자 하는 하드웨어 설계자를 위해 설계되었습니다. 기본적인 디지털 로직에 대한 이해는 도움이 되지만, 사전 CAD 개발 경험은 필요하지 않습니다. 오늘부터 읽기를 시작하여 현대 실리콘 레이아웃의 알고리즘적 기반을 마스터하세요.